136 lines
3.9 KiB
Systemverilog
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Systemverilog
//==============================================================
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// Test ALU core
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`timescale 100 ns/ 100 ns
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module test_core;
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// ----------------- INPUT -----------------
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reg [3:0] op1_sig; // Operand 1
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reg [3:0] op2_sig; // Operand 2
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reg cy_in_sig; // Carry in (to slice D)
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reg R_sig; // Operation control "R"
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reg S_sig; // Operation control "S"
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reg V_sig; // Operation control "V"
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// ----------------- OUTPUT -----------------
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wire cy_out_sig; // Carry out (from slice A)
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wire vf_out_sig; // Overflow out
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wire [3:0] result_sig; // Result bits
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// ----------------- TEST -------------------
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`define CHECK(arg) \
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assert(result_sig==arg);
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initial begin
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//------------------------------------------------------------
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// Test ADD/ADC: R=0 S=0 V=0 Cin for ADC operation
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R_sig = 0;
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S_sig = 0;
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V_sig = 0;
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op1_sig = 4'h0; // 0 + 0 + 0 = 0
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op2_sig = 4'h0;
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cy_in_sig = 0;
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#1 `CHECK(4'h0);
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cy_in_sig = 1; // 0 + 0 + 1 = 1
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#1 `CHECK(4'h1);
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op1_sig = 4'h2; // 2 + 8 + 0 = A
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op2_sig = 4'h8;
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cy_in_sig = 0;
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#1 `CHECK(4'hA);
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cy_in_sig = 1; // 2 + 8 + 1 = B
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#1 `CHECK(4'hB);
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op1_sig = 4'hB; // B + 4 + 0 = F
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op2_sig = 4'h4;
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cy_in_sig = 0;
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#1 `CHECK(4'hF);
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cy_in_sig = 1; // B + 4 + 1 = 0 + CY
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#1 `CHECK(4'h0);
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op1_sig = 4'hD; // D + 6 + 0 = 3 + CY
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op2_sig = 4'h6;
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cy_in_sig = 0;
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#1 `CHECK(4'h3);
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cy_in_sig = 1; // D + 6 + 1 = 4 + CY
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#1 `CHECK(4'h4);
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//------------------------------------------------------------
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// Test XOR: R=1 S=0 V=0 Cin=0
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#1
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R_sig = 1;
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S_sig = 0;
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V_sig = 0;
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cy_in_sig = 0;
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op1_sig = 4'h0; // 0 ^ 0 = 0
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op2_sig = 4'h0;
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#1 `CHECK(4'h0);
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op1_sig = 4'h3; // 3 ^ C = F
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op2_sig = 4'hC;
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#1 `CHECK(4'hF);
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op1_sig = 4'h6; // 6 ^ 3 = 5
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op2_sig = 4'h3;
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#1 `CHECK(4'h5);
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op1_sig = 4'hF; // F ^ F = 0
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op2_sig = 4'hF;
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#1 `CHECK(4'h0);
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//------------------------------------------------------------
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// Test AND: R=0 S=1 V=0 Cin=1
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#1
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R_sig = 0;
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S_sig = 1;
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V_sig = 0;
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cy_in_sig = 1;
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op1_sig = 4'h0; // 0 & 0 = 0
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op2_sig = 4'h0;
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#1 `CHECK(4'h0);
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op1_sig = 4'h3; // 3 & C = 0
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op2_sig = 4'hC;
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|
#1 `CHECK(4'h0);
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op1_sig = 4'h6; // 6 & 3 = 2
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op2_sig = 4'h3;
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#1 `CHECK(4'h2);
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op1_sig = 4'hF; // F & F = F
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op2_sig = 4'hF;
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#1 `CHECK(4'hF);
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//------------------------------------------------------------
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// Test OR: R=1 S=1 V=1 Cin=0
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#1
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R_sig = 1;
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S_sig = 1;
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V_sig = 1;
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cy_in_sig = 0;
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op1_sig = 4'h0; // 0 | 0 = 0
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op2_sig = 4'h0;
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#1 `CHECK(4'h0);
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op1_sig = 4'h3; // 3 | C = F
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op2_sig = 4'hC;
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#1 `CHECK(4'hF);
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op1_sig = 4'h6; // 6 | 3 = 7
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op2_sig = 4'h3;
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#1 `CHECK(4'h7);
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op1_sig = 4'hF; // F | F = F
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op2_sig = 4'hF;
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#1 `CHECK(4'hf);
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#1 $display("End of test");
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end
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//--------------------------------------------------------------
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// Instantiate ALU core block
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//--------------------------------------------------------------
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alu_core alu_core_inst
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(
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.cy_in(cy_in_sig) , // input cy_in_sig
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.op1(op1_sig[3:0]) , // input [3:0] op1_sig
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.op2(op2_sig[3:0]) , // input [3:0] op2_sig
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.S(S_sig) , // input S_sig
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|
.V(V_sig) , // input V_sig
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|
.R(R_sig) , // input R_sig
|
|
.cy_out(cy_out_sig) , // output cy_out_sig
|
|
.vf_out(vf_out_sig) , // output vf_out_sig
|
|
.result(result_sig[3:0]) // output [3:0] result_sig
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);
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endmodule
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