100 lines
3.5 KiB
Systemverilog
100 lines
3.5 KiB
Systemverilog
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//==============================================================
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// Test pin control unit
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//==============================================================
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`timescale 100 ns/ 100 ns
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module test_pin_control;
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// ----------------- CONTROL ----------------
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logic fFetch_sig=0;
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logic fMRead_sig=0;
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logic fMWrite_sig=0;
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logic fIORead_sig=0;
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logic fIOWrite_sig=0;
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logic T1_sig=0;
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logic T2_sig=0;
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logic T3_sig=0;
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logic T4_sig=0;
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// ----------------- STATES ----------------
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wire bus_ab_pin_we_sig;
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wire bus_db_pin_oe_sig;
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wire bus_db_pin_re_sig;
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// ----------------- TEST -------------------
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initial begin
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// Initial condition
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#1 assert(bus_ab_pin_we_sig==0 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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// Activate formula for each signal
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fFetch_sig = 1;
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T1_sig = 1;
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#1 assert(bus_ab_pin_we_sig==1 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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T1_sig = 0;
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T3_sig = 1;
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#1 assert(bus_ab_pin_we_sig==1 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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fFetch_sig = 0;
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T1_sig = 0;
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T3_sig = 0;
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#1 assert(bus_ab_pin_we_sig==0 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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// Read phase
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fMRead_sig = 1;
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#1 assert(bus_ab_pin_we_sig==0 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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T1_sig = 1;
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#1 assert(bus_ab_pin_we_sig==1 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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// Write phase
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fMRead_sig = 0;
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fMWrite_sig = 1;
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fIORead_sig = 0;
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fIOWrite_sig = 0;
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#1 assert(bus_ab_pin_we_sig==1 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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// IO Read phase
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fMRead_sig = 0;
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|
fMWrite_sig = 0;
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fIORead_sig = 1;
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|
fIOWrite_sig = 0;
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#1 assert(bus_ab_pin_we_sig==1 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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|
// IO Write phase
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|
fMRead_sig = 0;
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fMWrite_sig = 0;
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fIORead_sig = 0;
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|
fIOWrite_sig = 1;
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#1 assert(bus_ab_pin_we_sig==1 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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|
fIOWrite_sig = 0;
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|
#1 assert(bus_ab_pin_we_sig==0 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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// Test bus pin control
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T2_sig = 1;
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fMWrite_sig = 1;
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#1 assert(bus_ab_pin_we_sig==1 && bus_db_pin_oe_sig==1 && bus_db_pin_re_sig==0);
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fMWrite_sig = 0;
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|
fIORead_sig = 1;
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|
#1 assert(bus_ab_pin_we_sig==1 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==0);
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|
T3_sig = 1;
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|
#1 assert(bus_ab_pin_we_sig==1 && bus_db_pin_oe_sig==0 && bus_db_pin_re_sig==1);
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|
#1 $display("End of test");
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|
end
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//--------------------------------------------------------------
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// Instantiate pin control
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//--------------------------------------------------------------
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pin_control pin_control_inst
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(
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.fFetch(fFetch_sig) , // input fFetch_sig
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.fMRead(fMRead_sig) , // input fMRead_sig
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||
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|
.fMWrite(fMWrite_sig) , // input fMWrite_sig
|
||
|
|
.fIORead(fIORead_sig) , // input fIORead_sig
|
||
|
|
.fIOWrite(fIOWrite_sig) , // input fIOWrite_sig
|
||
|
|
.T1(T1_sig) , // input T1_sig
|
||
|
|
.T2(T2_sig) , // input T2_sig
|
||
|
|
.T3(T3_sig) , // input T3_sig
|
||
|
|
.T4(T4_sig) , // input T4_sig
|
||
|
|
.bus_ab_pin_we(bus_ab_pin_we_sig) , // output bus_ab_pin_we_sig
|
||
|
|
.bus_db_pin_oe(bus_db_pin_oe_sig) , // output bus_db_pin_oe_sig
|
||
|
|
.bus_db_pin_re(bus_db_pin_re_sig) // output bus_db_pin_re_sig
|
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|
);
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||
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endmodule
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