185 lines
5.6 KiB
Systemverilog
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Systemverilog
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//==============================================================
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// Test ALU slice
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//==============================================================
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`timescale 100 ns/ 100 ns
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module test_slice;
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// ----------------- INPUT -----------------
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reg [3:0] op1_sig; // Operand 1
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reg [3:0] op2_sig; // Operand 2
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reg cy_in_sig; // Carry in (to slice D)
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reg R_sig; // Operation control "R"
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reg S_sig; // Operation control "S"
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reg V_sig; // Operation control "V"
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// ----------------- OUTPUT -----------------
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wire cy_out_sig; // Carry out (from slice A)
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wire [3:0] result_sig; // Result bits
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// ----------------- CONNECTIONS -----------------
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wire cy_out_D_sig; // Carry out from slice D into slice C
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wire cy_out_C_sig; // Carry out from slice C into slice B
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wire cy_out_B_sig; // Carry out from slice B into slice A
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// ----------------- TEST -------------------
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`define CHECK(arg) \
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assert(result_sig==arg);
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initial begin
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op1_sig = '0;
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op2_sig = '0;
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cy_in_sig = 0;
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R_sig = 0;
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S_sig = 0;
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V_sig = 0;
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//------------------------------------------------------------
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// Test ADD/ADC: R=0 S=0 V=0 Cin for ADC operation
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R_sig = 0;
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S_sig = 0;
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V_sig = 0;
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op1_sig = 4'h0; // 0 + 0 + 0 = 0
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op2_sig = 4'h0;
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cy_in_sig = 0;
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#1 `CHECK(0);
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cy_in_sig = 1; // 0 + 0 + 1 = 1
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#1 `CHECK(1);
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op1_sig = 4'h2; // 2 + 8 + 0 = A
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op2_sig = 4'h8;
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cy_in_sig = 0;
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#1 `CHECK(4'hA);
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cy_in_sig = 1; // 2 + 8 + 1 = B
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#1 `CHECK(4'hB);
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op1_sig = 4'hB; // B + 4 + 0 = F
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op2_sig = 4'h4;
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|
cy_in_sig = 0;
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#1 `CHECK(4'hF);
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cy_in_sig = 1; // B + 4 + 1 = 0 + CY
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#1 `CHECK(4'h0);
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|
op1_sig = 4'hD; // D + 6 + 0 = 3 + CY
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|
op2_sig = 4'h6;
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||
|
|
cy_in_sig = 0;
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|
#1 `CHECK(4'h3);
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||
|
|
cy_in_sig = 1; // D + 6 + 1 = 4 + CY
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|
#1 `CHECK(4'h4);
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//------------------------------------------------------------
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// Test XOR: R=1 S=0 V=0 Cin=0
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#1
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R_sig = 1;
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|
S_sig = 0;
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|
V_sig = 0;
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|
cy_in_sig = 0;
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|
op1_sig = 4'h0; // 0 ^ 0 = 0
|
||
|
|
op2_sig = 4'h0;
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||
|
|
#1 `CHECK(4'h0);
|
||
|
|
op1_sig = 4'h3; // 3 ^ C = F
|
||
|
|
op2_sig = 4'hC;
|
||
|
|
#1 `CHECK(4'hF);
|
||
|
|
op1_sig = 4'h6; // 6 ^ 3 = 5
|
||
|
|
op2_sig = 4'h3;
|
||
|
|
#1 `CHECK(4'h5);
|
||
|
|
op1_sig = 4'hF; // F ^ F = 0
|
||
|
|
op2_sig = 4'hF;
|
||
|
|
#1 `CHECK(4'h0);
|
||
|
|
|
||
|
|
//------------------------------------------------------------
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// Test AND: R=0 S=1 V=0 Cin=1
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#1
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|
R_sig = 0;
|
||
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|
S_sig = 1;
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|
V_sig = 0;
|
||
|
|
cy_in_sig = 1;
|
||
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|
op1_sig = 4'h0; // 0 & 0 = 0
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||
|
|
op2_sig = 4'h0;
|
||
|
|
#1 `CHECK(4'h0);
|
||
|
|
op1_sig = 4'h3; // 3 & C = 0
|
||
|
|
op2_sig = 4'hC;
|
||
|
|
#1 `CHECK(4'h0);
|
||
|
|
op1_sig = 4'h6; // 6 & 3 = 2
|
||
|
|
op2_sig = 4'h3;
|
||
|
|
#1 `CHECK(4'h2);
|
||
|
|
op1_sig = 4'hF; // F & F = F
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|
|
op2_sig = 4'hF;
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|
|
#1 `CHECK(4'hF);
|
||
|
|
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||
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//------------------------------------------------------------
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// Test OR: R=1 S=1 V=1 Cin=0
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#1
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|
R_sig = 1;
|
||
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|
S_sig = 1;
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||
|
|
V_sig = 1;
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|
|
cy_in_sig = 0;
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|
op1_sig = 4'h0; // 0 | 0 = 0
|
||
|
|
op2_sig = 4'h0;
|
||
|
|
#1 `CHECK(4'h0);
|
||
|
|
op1_sig = 4'h3; // 3 | C = F
|
||
|
|
op2_sig = 4'hC;
|
||
|
|
#1 `CHECK(4'hF);
|
||
|
|
op1_sig = 4'h6; // 6 | 3 = 7
|
||
|
|
op2_sig = 4'h3;
|
||
|
|
#1 `CHECK(4'h7);
|
||
|
|
op1_sig = 4'hF; // F | F = F
|
||
|
|
op2_sig = 4'hF;
|
||
|
|
#1 `CHECK(4'hF);
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||
|
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|
||
|
|
#1 $display("End of test");
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|
end
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//--------------------------------------------------------------
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|
// Instantiate 4 ALU slice units, daisy-chained; MSB is slice A
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//
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// slice_A slice_B slice_C slice_D
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// cy_out <= [3] [2] [1] [0] <= cy_in
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//--------------------------------------------------------------
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|
alu_slice slice_A
|
||
|
|
(
|
||
|
|
.op1(op1_sig[3]) , // input op1_sig
|
||
|
|
.op2(op2_sig[3]) , // input op2_sig
|
||
|
|
.cy_in(cy_out_B_sig) , // input cy_in_sig
|
||
|
|
.R(R_sig) , // input R_sig
|
||
|
|
.S(S_sig) , // input S_sig
|
||
|
|
.V(V_sig) , // input V_sig
|
||
|
|
.cy_out(cy_out_sig) , // output cy_out_sig
|
||
|
|
.result(result_sig[3]) // output result_sig
|
||
|
|
);
|
||
|
|
|
||
|
|
alu_slice slice_B
|
||
|
|
(
|
||
|
|
.op1(op1_sig[2]) , // input op1_sig
|
||
|
|
.op2(op2_sig[2]) , // input op2_sig
|
||
|
|
.cy_in(cy_out_C_sig) , // input cy_in_sig
|
||
|
|
.R(R_sig) , // input R_sig
|
||
|
|
.S(S_sig) , // input S_sig
|
||
|
|
.V(V_sig) , // input V_sig
|
||
|
|
.cy_out(cy_out_B_sig) , // output cy_out_sig
|
||
|
|
.result(result_sig[2]) // output result_sig
|
||
|
|
);
|
||
|
|
|
||
|
|
alu_slice slice_C
|
||
|
|
(
|
||
|
|
.op1(op1_sig[1]) , // input op1_sig
|
||
|
|
.op2(op2_sig[1]) , // input op2_sig
|
||
|
|
.cy_in(cy_out_D_sig) , // input cy_in_sig
|
||
|
|
.R(R_sig) , // input R_sig
|
||
|
|
.S(S_sig) , // input S_sig
|
||
|
|
.V(V_sig) , // input V_sig
|
||
|
|
.cy_out(cy_out_C_sig) , // output cy_out_sig
|
||
|
|
.result(result_sig[1]) // output result_sig
|
||
|
|
);
|
||
|
|
|
||
|
|
alu_slice slice_D
|
||
|
|
(
|
||
|
|
.op1(op1_sig[0]) , // input op1_sig
|
||
|
|
.op2(op2_sig[0]) , // input op2_sig
|
||
|
|
.cy_in(cy_in_sig) , // input cy_in_sig
|
||
|
|
.R(R_sig) , // input R_sig
|
||
|
|
.S(S_sig) , // input S_sig
|
||
|
|
.V(V_sig) , // input V_sig
|
||
|
|
.cy_out(cy_out_D_sig) , // output cy_out_sig
|
||
|
|
.result(result_sig[0]) // output result_sig
|
||
|
|
);
|
||
|
|
|
||
|
|
endmodule
|